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采用高速信号跟踪技术,真正支持ALE静态关闭或动态关闭,不限制对ALE信号的非常规切换
内置锁相环(PLL)时钟发生器,能自动判别调节JTAG时钟,支持用户自定义仿真时钟500K-35MHz
支持8051/AVR/ARM/C8051F/C166等内核的全系列仿真。内嵌64路逻辑分析仪等多种分析工具,与全部主流IDE无缝嵌接
纹波噪声低、线性和负载调整率高,体积小、效率高、耐冲击、隔离特性好